FPGA开发分享FPGA的基础知识及在嵌入式系统中的应用
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Vivado中XDC约束文件支持if和for的方法
通常来说，XDC 约束文件是下列 2 项的集合： 在 Vivado 中，XDC 约束文件和 tcl 脚本语言的解释器并不相同，前者仅是后者的一个子集。下面是 XDC 约束文件中支持…
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ZYNQ SelectIO Resource的部分硬件参数
在设计 ZYNQ 电路时，用到一些硬件参数。 ZYNQ IO 上拉电阻的估算 ZYNQ IO 上拉电阻的驱动能力，也可以反推出上拉电阻的大小。 ZYNQ unpowered IO …
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密码保护：FPGA I/O失效模式分析
无法提供摘要。这是一篇受保护的文章。
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数字电路中减法电路的RTL理解
初次查看一个减法电路的 RTL 时，有些许看不懂的地方，简单分析了一下，做个记录。 由于减法电路是通过转换为加法电路实现的，所以还需要先贴出快速进位链的图。 其中， 一、减法电路及…
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IDDR和ODDR的用法及注意事项
IDDR 和 ODDR 是属于 FPGA SelectIO 的一部分，Xilinx 官方文档（ug471）也给出了相应的用法示例，不再赘述，这里仅提一点转发时钟。 转发时钟 Xil…
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Xilinx 7系列FPGA MMCM的基本用法
在设计一个多时钟电路时，遇到了一些 MMCM 的配置问题，查阅了相关手册，整理记录一下。 涉及到的 Xilinx 官方文档有： ug471 ug472 ds187 需要说明的是，7…
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Xilinx 7系列FPGA时钟BUFGCTRL级联问题（bufg-bufg cascade）
在设计一个多时钟源选择电路时，需要用到 BUFGCTRL multiplexers 级联，查看了 ug472 手册（page 35）： In the 7 series FPGAs …
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Xilinx 7系列FPGA时钟资源用户手册
ug472手册介绍了 Xilinx 7 系列 FPGA 的时钟资源，记录一下学习笔记。 解释上述各种颜色的线： Q：Any of the four clock-capable in…
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Vivado调试之ila波形保存及载入波形
参考 Xilinx 官方文档： Vivado Design Suite User Guide — Programming and Debugging 一、保存 在使用 …
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ZYNQ之HP接口自定义DMA IP核的使用
前面 2 篇文章分别介绍了 PS DMA(PL330)和 AXI DMA IP 核： 接下来介绍一下自定义的 AXI DMA IP 核，该 IP 核仍是通过 AXI_GP 接口和 …
