PCB与EDAPCB设计、信号完整性、电源完整性、阻抗匹配
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Cadence 16.6 Allegro PCB Editor导出gerber文件
一、导出 gerber 之前的检查 1.1 需要打开的 DRC Setup–constraints–modes 需要将 spacing modes 和 sa…
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Cadence 16.6 Allegro PCB Editor设置快捷键的几种方法
使用 allegro 进行布局布线时,经常用到快捷键来调用相应的功能。例如在布局布线时经常切换网格大小,将网格调小,在约束规则内能将走线尽量靠近,小空间能更方便过线;使用大网格可以…
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AD(AltiumDesigner)封装导入allegro生成allegro封装
貌似 PCB 的封装问题是一个无尽话题,为了简单我总是想找捷径(主要还是太懒了),因为也是近期才开始学习使用 allegro 进行 PCB 设计,在最近的一个设计中,很多器件封装 …
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PCB上盗铜(Copper Thieving)的原理及其含义
盗铜(Copper Thieving)字面理解就是具有偷窃行为的铜,行内叫均流块,也称电镀块,指添加在多层 PCB 外层图形区、PCB 装配辅条和制造面板辅条区域的铜平衡块。 盗铜…
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Polar Si9000差分线阻抗控制仿真实例
如下图所示是 Polar Si9000 设置的 CAN 差分线的阻抗控制模型。根据图中的设置,CANH 和 CANL 的差分走线要满足线宽 7.5mil 和线距 17.5mil 的…
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高速差分线的布线和走线长度匹配技巧
一般大于 5Gbps 的高速差分信号对干扰和抖动等都很敏感,因此在设计高速差分信号线布线时,应尽量选用性能良好的微带线和带状线,在整个信号通路上保持一致的阻抗特性。对差分信号线进行…
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射频与模拟混合信号PCB设计需要考虑的因素
频率、幅值和相位是信号的三要素 在同一 PCB 内同时布有较高阻抗的模拟信号和数字信号可能引起意外串扰,该串扰给模拟信号带来过大的噪声。 具有快速上升和下降时间的数字信号对高阻抗的…
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高速电路常用的信号完整性测试手段与仿真
信号完整性设计在产品开发中越来越受到重视,而信号完整性的测试手段种类繁多,有频域,也有时域的,还有一些综合性的手段,比如误码测试。这些手段并非任何情况下都适合使用,都存在这样那样的…
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关于PCB叠层设计及阻抗计算的板厂总结
随着信号传输速度的迅猛提高以及高频电路的广泛应用,对印刷电路板也提出了更高的要求。要得到完整、可靠、精确、无干扰、噪音的传输信号。就必须保证印刷电路板提供的电路性能保证信号在传输过…
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高速数字电路设计中的电源完整性分析
由于同步开关噪声所产生的噪声电流,电源完整性问题如今已成为制约整个高速数字系统性能的一个关键因素。元器件封装和电路板上的电源/地平面作为电源分配系统不可或缺的一部分,为这些噪声电流…